توضیحات محصول

دانلود مقاله بهینه سازی مبتنی بر رمز گذار مدارهای منطقی سه گانه مبتنی بر CNFET

تعداد کلمات فایل انگلیسی:۷۰۰۰ کلمه ۱۲ صفحه pdf

تعداد صفحات فایل ترجمه:۳۶ صفحه word فونت ۱۲ B Nazanin

بهینه سازی مبتنی بر رمز گذار مدارهای منطقی سه گانه مبتنی بر CNFET

چکیده

در روشهای موجود طراحی مبتنی بر CNFET که برای پیاده سازی مدار منطقی سه گانه استفاده می شوند، سیگنال های سه گانه ابتدا به سیگنال های باینری تبدیل می شوند که سپس از دروازه های باینری و رمز گذار برای دریافت خروجی نهایی سه گانه عبور می کنند. در یک مدار سه گانه، رمزگذار برای تبدیل سیگنال های باینری میانجی به خروجی های ترمینال نهایی استفاده می شود. این مقاله، طرح های رمزگذار بهبود یافته را ارائه میدهد که در پیاده سازی مدار منطقی سه گانه استفاده می شود. تجزیه و تحلیل دقیق بر روی رمزگذار ها برای درک اثر استفاده از CNFET ها با CNTهای دارای قطر مختلف در تاخیر انتشار عمومی و مصرف برق رمزگذار انجام شده است. بر اساس این تحلیل، الگوریتم هایی که رمزگذاران مناسب را در حین بهینه سازی پارامترهای مختلف طراحی مانند مصرف انرژی، تاخیر انتشار و یا تأخیر تولید برای مراحل مختلف خروجی یک مدار سه گانه انتخاب می کنند، ارائه شده اند. این الگوریتم ها برای نگاشت رمزگذاران مناسب برای خروجی های مختلف یک افزاینده سه گانه استفاده می شود که منجر به طرحهای افزاینده می شود که برای تأخیر، قدرت یا تأخیر محصول بهینه شده اند. نتایج شبیه سازی نشان می دهد که طرح های افزاینده سه گانه که از نگاشتهای رمزگذار حاصل از الگوریتم های پیشنهادی استفاده می کنند،در مقایسه با افزاینده های سه گانه مبتنی بر جمع‌کننده با بیت نقلی موج گونه مختلف موجود،  منجر به کاهش مصرف توان به میزان ۵۴٪ -۸۲٪  ، ۰٪ -۷۵٪ در تأخیر انتشار و٪ ۵۴- ۹۴٪ در محصول تاخیر – توان می شوند

کلمات کلیدی: CNFET، منطق سه گانه، توان کم، رمزگذار

Encoder-Based Optimization of CNFET-Based

Ternary Logic Circuits

Abstract—In existing CNFET-based design methodologies that are used to implement ternary logic circuits, ternary signals are first converted to binary signals, which are then passed through binary gates and an encoder to get the final ternary output. In a ternary circuit, encoder is used to convert intermediate binary sig­nals to final ternary outputs. This paper presents improved encoder designs that are used in implementation of ternary logic circuits. A detailed analysis is carried out on encoders to understand the effect of using CNFETs with CNTs of different diameter on the overall propagation delay and power consumption of the encoder. Based on this analysis, algorithms, which choose appropriate encoders for different output stages of a ternary circuit while optimizing differ­ent design parameters, such as power consumption, propagation delay or power-delay product, are presented. These algorithms are used to map appropriate encoders for different outputs of a ternary adder resulting in adder designs that are optimized for de­lay, power or power-delay product. Simulation results indicate that the ternary adder designs, which use encoder mapping obtained from proposed algorithms, result in 54%-82% reduction in power consumption, 0%-75% in propagation delay and 54%-94% in power-delay product when compared with different existing ripple carry-based ternary adders.

Index Terms—CNFET, ternary logic, low power, encoder

کد:۲-۱۲۹۹۹

دانلود رایگان فایل انگلیسی:

رمز فایل:www.downloadmaghaleh.com

دانلود مقاله بهینه سازی مبتنی بر رمز گذار مدارهای منطقی سه گانه مبتنی بر CNFET

نظری بدهید

چهارده − 3 =